简介基于STM32F103微控制器和Keil5开发环境的AD9910驱动代码包面向需要产生射频信号的嵌入式开发者适用于无线通信、信号发生器与测试设备等场景。驱动已在康威科技驱动板上实测通过支持调幅、调频、相位调制、扫频、RAM模式与DRG模式可帮助用户快速完成功能验证和产品原型开发。压缩包共221个文件大小6.37MB包含C/H源码、Keil5工程文件、编译中间文件以及两份PDF说明文档代码与手册配合可清晰了解各模式下的寄存器配置和初始化流程。已有3961人学习下载工程模块化良好从芯片初始化到模式切换留出了明确接口并附带实际验证过的可运行例程。通过阅读源码和PDF资料开发者能够掌握AD9910多种工作模式的配置思路为后续射频电路设计提供直接参考。1. 拿到驱动包后的第一件事确认硬件边界条件把这个压缩包解出来我第一眼先看的不是驱动源码而是里面的 PDF 版本然后对照板子上的电源方案和参考时钟确认了一遍。AD9910 不是上电就能出波的芯片哪怕驱动代码写得再漂亮硬件边界没卡对后面调试只会越调越乱。1.1 主控、接口和参考时钟怎么选AD9910 支持两类编程口4 线 SPI 和 8 位并行口。压缩包里给的驱动通常默认 SPI接口占用少接线也方便但代价是吞吐量低。如果只是做低频扫频、话务调制这类场景SPI 完全够了真正要做极高速跳频或者需要实时更新大量波形数据的才需要切到并行端口。另一个必须先敲定的是参考时钟。AD9910 内部 DDS 最高可工作在 1 GSPS 的系统时钟下这个时钟可以由外部晶振直接给也可以先送入内部 PLL 倍频后再作为 SYSCLK。比如外部给 50 MHz 的温补晶振开内部 PLL 到 20 倍就是 1 GHz。注意外部参考时钟质量直接决定输出信号的相位噪声我是建议不管用恒温晶振还是温补晶振第一次调 DDS 之前最好先用频谱仪看一下参考时钟的杂散不然后面输出相位噪声不干净很难定位。1.2 上电配置前必须稳定的三个信号踩过几块板子之后我总结出上电顺序里必须保证的三个信号供电、参考时钟、复位。供电AD9910 内核是 1.8 VIO 口可以接 3.3 V 或更高取决于具体型号封装和手册说明。上电时如果 1.8 V 和 3.3 V 时序差太多芯片可能进入异常状态复位后寄存器也不一定干净。参考时钟必须在配置前稳定。如果用外部 PLL 模式输入参考时钟要比芯片配置早 10 ms 以上稳定否则 SPI 配置进去的倍频系数可能被当成噪声吃掉。复位建议主控上电后先拉低 RESET 至少 100 ns然后拉高等一个同步时钟周期后再开始写寄存器。这个动作能省掉后面大量寄存器写不进去的排查时间。我见过有人拿 FPGA 直接怼 AD9910上电后马上写 FTW结果输出管脚上什么都没有查了半天才发现复位脚被悬空了芯片一直停在复位状态。这点小事最容易被忽略。2. SPI 驱动的实现要点命令字节、多字节传输和 IO_UPDATEAD9910 的 SPI 不像普通的 SPI Flash 那样地址一个字节数据就结束了它对命令字节、传输长度、更新时序都有要求驱动代码写得不好就会变成写了等于没写。2.1 命令字节与寄存器地址的关系AD9910 每次 SPI 操作以命令字节开头命令字节的高位是读写方向剩余位是寄存器地址。读操作和写操作的命令字节格式略有不同而且写多字节寄存器时地址可以自动递增也可以固定在同一地址上。对于 FTW 这种 32 位寄存器通常是一次性连续写 4 个字节ACR 是 24 位寄存器一次写 3 个字节。这里最容易出错的是字节顺序手册里寄存器值都是按高位在前排列如果你之前用惯了某些小端序 SPI 芯片不转换字节顺序就会把 0x12345678 写反成 0x78563412输出频率完全不对账。提示写 FTW 时我习惯先把频率换算成 32 位无符号整数再按高字节到低字节逐字节写入不要依赖编译器默认的整数字节序。2.2 IO_UPDATE 为什么不能省AD9910 内部有两级寄存器架构SPI 写入的只是缓冲寄存器真正生效需要一次 IO_UPDATE 信号。这个信号可以当成普通 GPIO 拉一下也可以配置成内部自动更新。很多人第一次调 AD9910 遇到的寄存器写了没反应八成就是忘了拉 IO_UPDATE。IO_UPDATE 的最小脉宽在数据手册里有要求我实际喜欢把它当成一个周期性的更新节拍来处理先连续写完一组想同步的寄存器再统一拉一次 IO_UPDATE这样能避免多个寄存器在更新瞬间不一致的问题。如果配置边写边生效高频率下可能出现频率跳变瞬间幅度寄存器还没更新完的情况输出包络会露一个缺口。2.3 一个更稳妥的底层读写模板我给出的驱动骨架是这样的思路底层只做三件事写寄存器、读寄存器、触发 IO_UPDATE。上层所有功能全部基于这三个函数去搭。typedef enum { AD9910_REG_CSR 0x00, AD9910_REG_CFR1 0x01, AD9910_REG_CFR2 0x02, AD9910_REG_CFR3 0x03, AD9910_REG_CFR4 0x04, AD9910_REG_FTW 0x07, AD9910_REG_POW 0x08, AD9910_REG_ACR 0x09, AD9910_REG_DRG 0x0A, AD9910_REG_RAM_SEG 0x0D, AD9910_REG_RAM_DATA 0x0E } ad9910_reg_t;看这个枚举就明白我的第二层设计原则寄存器地址尽量用宏定义或枚举管理别在函数里到处出现裸数字。真正调通之后你会发现 90% 的 bug 都出在寄存器地址错位和字节顺序上有一个集中索引表会让问题好查得多。3. 调幅调频的核心计算FTW 和 ACR 的完整推导RAM 模式和 DRG 模式本质上都在操作频率、相位、幅度三个控制字所以在聊这两种模式之前必须先把 FTW 和 ACR 算明白。3.1 频率控制FTW 的公式和边界AD9910 的频率调谐字是 32 位频率和 FTW 的关系是f_out FTW × f_SYSCLK / 2^32反过来给定期望输出频率FTW f_out × 2^32 / f_SYSCLK举个例子SYSCLK 为 1 GHz想要输出 100 MHzFTW 100000000 × 4294967296 / 1000000000 ≈ 429496730写成十六进制是 0x1999999A。用代码表达uint32_t ad9910_ftw(double freq_hz, double sysclk_hz) { return (uint32_t)(freq_hz * 4294967296.0 / sysclk_hz 0.5); }加 0.5 是为了四舍五入。FTW 范围 0 到 2^32-1对应的频率上限是 f_SYSCLK但因为 DAC 输出和镜像频率的关系实际单音输出一般只用到 0.4 × f_SYSCLK 以内。超过这个范围输出虽然还有一个数学上正确的频率但后端低通滤波器已经压不住镜像信号纯度会很差。3.2 幅度控制ACR 里的 ASF 与 AOMAD9910 的幅度调节在 ACR 寄存器里主要关注两个字段ASF幅度比例因子和 AOM幅度偏移量两者都是 12 位。简单理解输出幅度大约正比于幅度系数 ≈ (ASF / 4096) × (AOM / 4095)当 AOM 设为最大值 4095 时幅度只受 ASF 控制从 0 到 4096 对应输出从 0 到满幅。想输出 3 dB 衰减就把 ASF 设成 0x5A9约 4096 × 0.707。这个计算方式在做 ASK 调制和脉冲调幅时会反复用到。3.3 任意频率和幅度切换的代码示例调幅和调频在实际项目里很少单独用更多是先切频点再改幅度最后 IO_UPDATE 同步生效。我推荐的顺序是先写 FTW再写 ACR最后一次性拉 IO_UPDATE。void ad9910_set_freq_amp(uint32_t ftw, uint16_t asf) { uint8_t buf[4]; buf[0] (ftw 24) 0xFF; buf[1] (ftw 16) 0xFF; buf[2] (ftw 8) 0xFF; buf[3] ftw 0xFF; ad9910_write(AD9910_REG_FTW, buf, 4); buf[0] (asf 4) 0xFF; buf[1] ((asf 0x0F) 4) | 0x0F; buf[2] 0xFF; ad9910_write(AD9910_REG_ACR, buf, 3); ad9910_io_update(); }ACR 这里把 AOM 设为最大值只留 ASF 控制幅度。因为 AD9910 幅度控制字是 12 位直接右移 4 位会丢精度所以我习惯先把 ASF 高 8 位放第一个字节低 4 位挪到第二个字节的高半字节同时在低半字节塞满 AOM 的高位部分。这个位拼接逻辑需要对着手册核对不同 PDF 版本对 ACR 字段位的描述略有差异最容易踩坑。4. RAM 模式把调制波形预先写进 1024 个 32 位字频率和幅度控制属于实时指令但很多场景需要连续、快速改变调制参数比如跳频、扫频、FSK/PSK 切换。这时候实时用 SPI 改写寄存器要么太慢要么抖动太大RAM 模式就是为这种需求准备的。4.1 RAM 模式的适用场景AD9910 内部有 1024 个 32 位的 RAM 字可以把频率、相位、幅度控制字预存进去然后让芯片按设定好的地址顺序和速率自动重放。它的价值在于一旦启动RAM 数据在芯片内部流转不占用 SPI 带宽也不受主控实时性影响输出波形的切换时序非常稳定。适用场景很典型需要周期性输出一段固定调制序列比如 16 个频点的跳频循环、线性调频锯齿波、多级 ASK 眼图。RAM 模式不适合的场景是调制序列长度超过 1024 个点或者数据内容需要实时根据外部输入动态变化这种还是老老实实走 SPI。4.2 RAM 段配置的五个关键步骤我配置 RAM 模式的固定套路可以拆成五步在 CFR1 中打开 RAM 使能位并把 DDS 工作模式切到 RAM 调制模式。设置 RAM 段控制寄存器确定起始地址、结束地址、地址步进和循环方式。通过 RAM 数据寄存器把 32 位控制字逐个填入。配置 profile 引脚用于选择哪一段 RAM 段生效。最后触发一次 IO_UPDATE让配置整体生效。这里面最容易搞混的是段和地址的关系。AD9910 支持多个 profile每个 profile 都指向一段连续的 RAM 地址。如果你要用 4 个跳频点轮流输出最好让每个频点占一个单独 profile而不是把所有数据塞到同一个段里再用外部逻辑去切后者在时序上会多出不可控的切换延迟。4.3 一个用 RAM 做 FSK 的实际例子假设要做 2FSK两个频点分别是 100 MHz 和 105 MHzSYSCLK 1 GHz。先算两个 FTW100 MHzFTW 429496730105 MHzFTW 450971566这两个值分别写入 RAM 数据区的前两个字然后配置两个 profile 段各指向一个字。外部 MCU 只需要切换 profile 引脚的电平输出频率就会在 100 MHz 和 105 MHz 之间切换全程不需要 SPI 参与切换速度只受 profile 引脚电平变化速率和芯片内部流水线延迟限制。注意RAM 模式下写入 RAM 数据的字节序同样是从高字节到低字节每个字 4 字节。写满 1024 个字后如果还想继续用需要先把地址指针复位否则会越界报错。5. DRG 模式线性扫频的另一条高效路线如果你要做的是线性扫频RAM 模式反而有点杀鸡用牛刀更合适的是 DRG 数字斜坡发生器。DRG 可以在芯片内部连续改变频率或幅度方向和步长由寄存器控制非常适合雷达、测试仪器里的线性调频信号。5.1 DRG 与 RAM 模式的分工我会这样给两种模式划界线RAM 模式适合任意波形、任意顺序的调制序列本质上是回放DRG 模式适合按固定斜率从起点滑向终点的线性变化本质上是斜率发生器。DRG 使用时MCU 只需要给它配置起始目标值、结束限制、步进步长和每一级的停留时间然后启停即可。芯片内部会按照设定的节奏自动一点一点改变 FTW 或 ACR省掉了中间所有 SPI 交互。做扫频源时这种机制能保证频率变化曲线是一条严格线性的斜坡而不会像 SPI 逐次改写那样带有随机抖动。5.2 配置 DRG 实现连续扫频的流程DRG 的寄存器组分布于 CFR 和 DRG 相关寄存器中关键配置项有四类选择斜坡目标是频率还是幅度、设置斜坡速率、设置斜坡步长、设置上下限。以扫频为例配置顺序可以这样安排在 CFR 中使能 DRG并把 DRG 目标设为频率。设置斜坡上限和下限比如下限 FTW 对应 50 MHz上限 FTW 对应 200 MHz。设置步长 FTW 对应的频率步进比如 10 kHz。设置斜坡速率即每一步停留的时间由 SYSCLK 和速率控制字共同决定。触发 IO_UPDATE启动 DRG。之后芯片就会自动从下限向上限扫描扫到上限后可以根据配置选择停止、跳回下限继续扫或者反向扫回。这个行为由寄存器里的工作模式位决定做锯齿波扫频和三角波扫频就在这一步区分。5.3 DRG 参数设计中的几个坑DRG 参数一个典型的连锁问题是上限和下限必须和步长对齐。如果上下限之间的差值不是步长的整数倍扫描终点会停在最后一个步进位置而不是恰好落在上限值上。别小看这个偏差在雷达测距场景里频偏直接对应测距误差。另一个坑是斜坡速率的含义。AD9910 的速率控制字是每步停留的 SYSCLK 周期数不是直接给微秒。计算时要先明确 SYSCLK 频率再换算期望的扫频总时间。比如 SYSCLK 1 GHz每步停留 1000 个周期就是 1 μs如果步长 10 kHz扫 150 MHz 一共 15000 步总扫频时间就是 15 ms。我在实测中还发现DRG 启动后不要立刻去读 FTW 寄存器验证当前的斜坡位置因为寄存器里的值是芯片内部的实时斜坡输出读回来的数据处于不断变化中读出来的值只能用来确认方向是不是对了不能用来精确评估终点时间。6. 实测中容易翻车的三个环节最后把我在调 AD9910 过程中真正花过时间的问题梳理一遍这些都是用频谱仪和示波器一点点对出来的经验。6.1 写寄存器成功但输出不变的排查SPI 写进去寄存器读回来也是对的但输出频率就是不动。这种情况最常见的有三个原因没有拉 IO_UPDATE寄存器只进了缓冲层没进有效层。PLL 倍频配置不正确SYSCLK 实际不是预期值FTW 换算出来的频率和寄存器写入值对不上。CFR 中的工作模式被设成了某种调制模式单音输出被 RAM 或 DRG 覆盖了。我的排查顺序是先读 CSR 确认当前 profile 选择再读 CFR 确认工作模式最后用逻辑分析仪抓 IO_UPDATE 波形看是否真的有更新脉冲。6.2 REFCLK、SYNC_CLK 与 PLL 的联调问题AD9910 的 SYNC_CLK 是芯片内部同步时钟的输出很多人不接它也能工作但在某些配置下它会变成隐患。比如外部参考时钟频率和 PLL 倍频系数组合后如果 SYNC_CLK 抖动很大SPI 的读写时序可能会偶发失效。我的做法是只要板子上有富余引脚就把 SYNC_CLK 接到主控的中断或 GPIO 上用于判断 DDS 是否完成了内部同步。特别是在参考时钟源刚上电的阶段SYNC_CLK 不稳定说明 PLL 还没锁定这时候写任何寄存器都可能无效。6.3 PDF 版本差异带来的寄存器映射困扰压缩包里的 PDF 不一定和你手里的芯片版本完全一致。AD9910 有不同批次和版本寄存器的保留位、默认值、甚至个别字段的长度存在差异。我在一个项目上就遇到过根据老版 PDF 写的 CFR2 配置实测读回默认值全为 1正好把保留位写错导致镜像输出功率异常。所以拿到驱动包后先做两件事一是读一遍芯片的 device ID 寄存器如果有二是把每个常用寄存器的默认值读出来和 PDF 对照。确认版本匹配后再开始移植代码否则后面所有和位域有关的配置都可能出问题。我个人实际调 AD9910 的体会是它算得上寄存器极多但逻辑极清晰的代表难点从来不在某个寄存器单独怎么配而在于多个功能模块之间的生效先后顺序。压缩包里的驱动代码能给你一个起点但真的想把调幅、调频、RAM 模式、DRG 模式都用好建议按先单音、再调制、后多模式切换的顺序逐级验证每一步都用频谱仪确认输出结果再往下一个功能走。本文还有配套的精品资源点击获取
AD9910 DDS驱动开发：寄存器配置、调频调幅与RAM/DRG模式实战
简介基于STM32F103微控制器和Keil5开发环境的AD9910驱动代码包面向需要产生射频信号的嵌入式开发者适用于无线通信、信号发生器与测试设备等场景。驱动已在康威科技驱动板上实测通过支持调幅、调频、相位调制、扫频、RAM模式与DRG模式可帮助用户快速完成功能验证和产品原型开发。压缩包共221个文件大小6.37MB包含C/H源码、Keil5工程文件、编译中间文件以及两份PDF说明文档代码与手册配合可清晰了解各模式下的寄存器配置和初始化流程。已有3961人学习下载工程模块化良好从芯片初始化到模式切换留出了明确接口并附带实际验证过的可运行例程。通过阅读源码和PDF资料开发者能够掌握AD9910多种工作模式的配置思路为后续射频电路设计提供直接参考。1. 拿到驱动包后的第一件事确认硬件边界条件把这个压缩包解出来我第一眼先看的不是驱动源码而是里面的 PDF 版本然后对照板子上的电源方案和参考时钟确认了一遍。AD9910 不是上电就能出波的芯片哪怕驱动代码写得再漂亮硬件边界没卡对后面调试只会越调越乱。1.1 主控、接口和参考时钟怎么选AD9910 支持两类编程口4 线 SPI 和 8 位并行口。压缩包里给的驱动通常默认 SPI接口占用少接线也方便但代价是吞吐量低。如果只是做低频扫频、话务调制这类场景SPI 完全够了真正要做极高速跳频或者需要实时更新大量波形数据的才需要切到并行端口。另一个必须先敲定的是参考时钟。AD9910 内部 DDS 最高可工作在 1 GSPS 的系统时钟下这个时钟可以由外部晶振直接给也可以先送入内部 PLL 倍频后再作为 SYSCLK。比如外部给 50 MHz 的温补晶振开内部 PLL 到 20 倍就是 1 GHz。注意外部参考时钟质量直接决定输出信号的相位噪声我是建议不管用恒温晶振还是温补晶振第一次调 DDS 之前最好先用频谱仪看一下参考时钟的杂散不然后面输出相位噪声不干净很难定位。1.2 上电配置前必须稳定的三个信号踩过几块板子之后我总结出上电顺序里必须保证的三个信号供电、参考时钟、复位。供电AD9910 内核是 1.8 VIO 口可以接 3.3 V 或更高取决于具体型号封装和手册说明。上电时如果 1.8 V 和 3.3 V 时序差太多芯片可能进入异常状态复位后寄存器也不一定干净。参考时钟必须在配置前稳定。如果用外部 PLL 模式输入参考时钟要比芯片配置早 10 ms 以上稳定否则 SPI 配置进去的倍频系数可能被当成噪声吃掉。复位建议主控上电后先拉低 RESET 至少 100 ns然后拉高等一个同步时钟周期后再开始写寄存器。这个动作能省掉后面大量寄存器写不进去的排查时间。我见过有人拿 FPGA 直接怼 AD9910上电后马上写 FTW结果输出管脚上什么都没有查了半天才发现复位脚被悬空了芯片一直停在复位状态。这点小事最容易被忽略。2. SPI 驱动的实现要点命令字节、多字节传输和 IO_UPDATEAD9910 的 SPI 不像普通的 SPI Flash 那样地址一个字节数据就结束了它对命令字节、传输长度、更新时序都有要求驱动代码写得不好就会变成写了等于没写。2.1 命令字节与寄存器地址的关系AD9910 每次 SPI 操作以命令字节开头命令字节的高位是读写方向剩余位是寄存器地址。读操作和写操作的命令字节格式略有不同而且写多字节寄存器时地址可以自动递增也可以固定在同一地址上。对于 FTW 这种 32 位寄存器通常是一次性连续写 4 个字节ACR 是 24 位寄存器一次写 3 个字节。这里最容易出错的是字节顺序手册里寄存器值都是按高位在前排列如果你之前用惯了某些小端序 SPI 芯片不转换字节顺序就会把 0x12345678 写反成 0x78563412输出频率完全不对账。提示写 FTW 时我习惯先把频率换算成 32 位无符号整数再按高字节到低字节逐字节写入不要依赖编译器默认的整数字节序。2.2 IO_UPDATE 为什么不能省AD9910 内部有两级寄存器架构SPI 写入的只是缓冲寄存器真正生效需要一次 IO_UPDATE 信号。这个信号可以当成普通 GPIO 拉一下也可以配置成内部自动更新。很多人第一次调 AD9910 遇到的寄存器写了没反应八成就是忘了拉 IO_UPDATE。IO_UPDATE 的最小脉宽在数据手册里有要求我实际喜欢把它当成一个周期性的更新节拍来处理先连续写完一组想同步的寄存器再统一拉一次 IO_UPDATE这样能避免多个寄存器在更新瞬间不一致的问题。如果配置边写边生效高频率下可能出现频率跳变瞬间幅度寄存器还没更新完的情况输出包络会露一个缺口。2.3 一个更稳妥的底层读写模板我给出的驱动骨架是这样的思路底层只做三件事写寄存器、读寄存器、触发 IO_UPDATE。上层所有功能全部基于这三个函数去搭。typedef enum { AD9910_REG_CSR 0x00, AD9910_REG_CFR1 0x01, AD9910_REG_CFR2 0x02, AD9910_REG_CFR3 0x03, AD9910_REG_CFR4 0x04, AD9910_REG_FTW 0x07, AD9910_REG_POW 0x08, AD9910_REG_ACR 0x09, AD9910_REG_DRG 0x0A, AD9910_REG_RAM_SEG 0x0D, AD9910_REG_RAM_DATA 0x0E } ad9910_reg_t;看这个枚举就明白我的第二层设计原则寄存器地址尽量用宏定义或枚举管理别在函数里到处出现裸数字。真正调通之后你会发现 90% 的 bug 都出在寄存器地址错位和字节顺序上有一个集中索引表会让问题好查得多。3. 调幅调频的核心计算FTW 和 ACR 的完整推导RAM 模式和 DRG 模式本质上都在操作频率、相位、幅度三个控制字所以在聊这两种模式之前必须先把 FTW 和 ACR 算明白。3.1 频率控制FTW 的公式和边界AD9910 的频率调谐字是 32 位频率和 FTW 的关系是f_out FTW × f_SYSCLK / 2^32反过来给定期望输出频率FTW f_out × 2^32 / f_SYSCLK举个例子SYSCLK 为 1 GHz想要输出 100 MHzFTW 100000000 × 4294967296 / 1000000000 ≈ 429496730写成十六进制是 0x1999999A。用代码表达uint32_t ad9910_ftw(double freq_hz, double sysclk_hz) { return (uint32_t)(freq_hz * 4294967296.0 / sysclk_hz 0.5); }加 0.5 是为了四舍五入。FTW 范围 0 到 2^32-1对应的频率上限是 f_SYSCLK但因为 DAC 输出和镜像频率的关系实际单音输出一般只用到 0.4 × f_SYSCLK 以内。超过这个范围输出虽然还有一个数学上正确的频率但后端低通滤波器已经压不住镜像信号纯度会很差。3.2 幅度控制ACR 里的 ASF 与 AOMAD9910 的幅度调节在 ACR 寄存器里主要关注两个字段ASF幅度比例因子和 AOM幅度偏移量两者都是 12 位。简单理解输出幅度大约正比于幅度系数 ≈ (ASF / 4096) × (AOM / 4095)当 AOM 设为最大值 4095 时幅度只受 ASF 控制从 0 到 4096 对应输出从 0 到满幅。想输出 3 dB 衰减就把 ASF 设成 0x5A9约 4096 × 0.707。这个计算方式在做 ASK 调制和脉冲调幅时会反复用到。3.3 任意频率和幅度切换的代码示例调幅和调频在实际项目里很少单独用更多是先切频点再改幅度最后 IO_UPDATE 同步生效。我推荐的顺序是先写 FTW再写 ACR最后一次性拉 IO_UPDATE。void ad9910_set_freq_amp(uint32_t ftw, uint16_t asf) { uint8_t buf[4]; buf[0] (ftw 24) 0xFF; buf[1] (ftw 16) 0xFF; buf[2] (ftw 8) 0xFF; buf[3] ftw 0xFF; ad9910_write(AD9910_REG_FTW, buf, 4); buf[0] (asf 4) 0xFF; buf[1] ((asf 0x0F) 4) | 0x0F; buf[2] 0xFF; ad9910_write(AD9910_REG_ACR, buf, 3); ad9910_io_update(); }ACR 这里把 AOM 设为最大值只留 ASF 控制幅度。因为 AD9910 幅度控制字是 12 位直接右移 4 位会丢精度所以我习惯先把 ASF 高 8 位放第一个字节低 4 位挪到第二个字节的高半字节同时在低半字节塞满 AOM 的高位部分。这个位拼接逻辑需要对着手册核对不同 PDF 版本对 ACR 字段位的描述略有差异最容易踩坑。4. RAM 模式把调制波形预先写进 1024 个 32 位字频率和幅度控制属于实时指令但很多场景需要连续、快速改变调制参数比如跳频、扫频、FSK/PSK 切换。这时候实时用 SPI 改写寄存器要么太慢要么抖动太大RAM 模式就是为这种需求准备的。4.1 RAM 模式的适用场景AD9910 内部有 1024 个 32 位的 RAM 字可以把频率、相位、幅度控制字预存进去然后让芯片按设定好的地址顺序和速率自动重放。它的价值在于一旦启动RAM 数据在芯片内部流转不占用 SPI 带宽也不受主控实时性影响输出波形的切换时序非常稳定。适用场景很典型需要周期性输出一段固定调制序列比如 16 个频点的跳频循环、线性调频锯齿波、多级 ASK 眼图。RAM 模式不适合的场景是调制序列长度超过 1024 个点或者数据内容需要实时根据外部输入动态变化这种还是老老实实走 SPI。4.2 RAM 段配置的五个关键步骤我配置 RAM 模式的固定套路可以拆成五步在 CFR1 中打开 RAM 使能位并把 DDS 工作模式切到 RAM 调制模式。设置 RAM 段控制寄存器确定起始地址、结束地址、地址步进和循环方式。通过 RAM 数据寄存器把 32 位控制字逐个填入。配置 profile 引脚用于选择哪一段 RAM 段生效。最后触发一次 IO_UPDATE让配置整体生效。这里面最容易搞混的是段和地址的关系。AD9910 支持多个 profile每个 profile 都指向一段连续的 RAM 地址。如果你要用 4 个跳频点轮流输出最好让每个频点占一个单独 profile而不是把所有数据塞到同一个段里再用外部逻辑去切后者在时序上会多出不可控的切换延迟。4.3 一个用 RAM 做 FSK 的实际例子假设要做 2FSK两个频点分别是 100 MHz 和 105 MHzSYSCLK 1 GHz。先算两个 FTW100 MHzFTW 429496730105 MHzFTW 450971566这两个值分别写入 RAM 数据区的前两个字然后配置两个 profile 段各指向一个字。外部 MCU 只需要切换 profile 引脚的电平输出频率就会在 100 MHz 和 105 MHz 之间切换全程不需要 SPI 参与切换速度只受 profile 引脚电平变化速率和芯片内部流水线延迟限制。注意RAM 模式下写入 RAM 数据的字节序同样是从高字节到低字节每个字 4 字节。写满 1024 个字后如果还想继续用需要先把地址指针复位否则会越界报错。5. DRG 模式线性扫频的另一条高效路线如果你要做的是线性扫频RAM 模式反而有点杀鸡用牛刀更合适的是 DRG 数字斜坡发生器。DRG 可以在芯片内部连续改变频率或幅度方向和步长由寄存器控制非常适合雷达、测试仪器里的线性调频信号。5.1 DRG 与 RAM 模式的分工我会这样给两种模式划界线RAM 模式适合任意波形、任意顺序的调制序列本质上是回放DRG 模式适合按固定斜率从起点滑向终点的线性变化本质上是斜率发生器。DRG 使用时MCU 只需要给它配置起始目标值、结束限制、步进步长和每一级的停留时间然后启停即可。芯片内部会按照设定的节奏自动一点一点改变 FTW 或 ACR省掉了中间所有 SPI 交互。做扫频源时这种机制能保证频率变化曲线是一条严格线性的斜坡而不会像 SPI 逐次改写那样带有随机抖动。5.2 配置 DRG 实现连续扫频的流程DRG 的寄存器组分布于 CFR 和 DRG 相关寄存器中关键配置项有四类选择斜坡目标是频率还是幅度、设置斜坡速率、设置斜坡步长、设置上下限。以扫频为例配置顺序可以这样安排在 CFR 中使能 DRG并把 DRG 目标设为频率。设置斜坡上限和下限比如下限 FTW 对应 50 MHz上限 FTW 对应 200 MHz。设置步长 FTW 对应的频率步进比如 10 kHz。设置斜坡速率即每一步停留的时间由 SYSCLK 和速率控制字共同决定。触发 IO_UPDATE启动 DRG。之后芯片就会自动从下限向上限扫描扫到上限后可以根据配置选择停止、跳回下限继续扫或者反向扫回。这个行为由寄存器里的工作模式位决定做锯齿波扫频和三角波扫频就在这一步区分。5.3 DRG 参数设计中的几个坑DRG 参数一个典型的连锁问题是上限和下限必须和步长对齐。如果上下限之间的差值不是步长的整数倍扫描终点会停在最后一个步进位置而不是恰好落在上限值上。别小看这个偏差在雷达测距场景里频偏直接对应测距误差。另一个坑是斜坡速率的含义。AD9910 的速率控制字是每步停留的 SYSCLK 周期数不是直接给微秒。计算时要先明确 SYSCLK 频率再换算期望的扫频总时间。比如 SYSCLK 1 GHz每步停留 1000 个周期就是 1 μs如果步长 10 kHz扫 150 MHz 一共 15000 步总扫频时间就是 15 ms。我在实测中还发现DRG 启动后不要立刻去读 FTW 寄存器验证当前的斜坡位置因为寄存器里的值是芯片内部的实时斜坡输出读回来的数据处于不断变化中读出来的值只能用来确认方向是不是对了不能用来精确评估终点时间。6. 实测中容易翻车的三个环节最后把我在调 AD9910 过程中真正花过时间的问题梳理一遍这些都是用频谱仪和示波器一点点对出来的经验。6.1 写寄存器成功但输出不变的排查SPI 写进去寄存器读回来也是对的但输出频率就是不动。这种情况最常见的有三个原因没有拉 IO_UPDATE寄存器只进了缓冲层没进有效层。PLL 倍频配置不正确SYSCLK 实际不是预期值FTW 换算出来的频率和寄存器写入值对不上。CFR 中的工作模式被设成了某种调制模式单音输出被 RAM 或 DRG 覆盖了。我的排查顺序是先读 CSR 确认当前 profile 选择再读 CFR 确认工作模式最后用逻辑分析仪抓 IO_UPDATE 波形看是否真的有更新脉冲。6.2 REFCLK、SYNC_CLK 与 PLL 的联调问题AD9910 的 SYNC_CLK 是芯片内部同步时钟的输出很多人不接它也能工作但在某些配置下它会变成隐患。比如外部参考时钟频率和 PLL 倍频系数组合后如果 SYNC_CLK 抖动很大SPI 的读写时序可能会偶发失效。我的做法是只要板子上有富余引脚就把 SYNC_CLK 接到主控的中断或 GPIO 上用于判断 DDS 是否完成了内部同步。特别是在参考时钟源刚上电的阶段SYNC_CLK 不稳定说明 PLL 还没锁定这时候写任何寄存器都可能无效。6.3 PDF 版本差异带来的寄存器映射困扰压缩包里的 PDF 不一定和你手里的芯片版本完全一致。AD9910 有不同批次和版本寄存器的保留位、默认值、甚至个别字段的长度存在差异。我在一个项目上就遇到过根据老版 PDF 写的 CFR2 配置实测读回默认值全为 1正好把保留位写错导致镜像输出功率异常。所以拿到驱动包后先做两件事一是读一遍芯片的 device ID 寄存器如果有二是把每个常用寄存器的默认值读出来和 PDF 对照。确认版本匹配后再开始移植代码否则后面所有和位域有关的配置都可能出问题。我个人实际调 AD9910 的体会是它算得上寄存器极多但逻辑极清晰的代表难点从来不在某个寄存器单独怎么配而在于多个功能模块之间的生效先后顺序。压缩包里的驱动代码能给你一个起点但真的想把调幅、调频、RAM 模式、DRG 模式都用好建议按先单音、再调制、后多模式切换的顺序逐级验证每一步都用频谱仪确认输出结果再往下一个功能走。本文还有配套的精品资源点击获取